PCB电磁兼容设计实战：从EMI干扰模型、元件选择到去耦布线

PCB的电磁兼容（EMC）能力在图纸阶段就已决定，越晚整改代价越高。决定成败的三个源头：一是元件——表贴元件寄生电感仅 0.5nH、端电容 0.3pF，而通孔引脚每毫米就有约 1nH 电感；二是去耦——0.1µF 表贴去耦电容谐振频率 16MHz，是通孔封装的整整两倍，且去耦电容必须 ESR<1Ω、紧贴每个 IC；三是布线——时钟电路是板上最大宽带噪声源，能产生高达 300MHz 的谐波。本文基于 Motorola 电路板级 EMC 设计应用笔记，用三张关键数据表（电容谐振频率表、二极管 EMC 对照表、信号端接对比表）加具体取值，把 EMI 干扰模型、元件选择、去耦电容与接地布线规则一次讲清，可直接用于 MCU 主板与物联网终端的嵌入式硬件设计。

一、先认模型：EMI 由"源—路径—受体"三要素构成

一个简单的电磁干扰模型由干扰源、耦合路径与接收器三部分组成。处理干扰只有两条路：减小干扰源噪声级别，或增强接收器抗干扰能力。耦合路径又分两种：传导耦合在低频更常见（通过导体、共享电源线/地线内阻传导），辐射耦合在高频中更为常见（电流变化产生电磁波耦合到附近导体）。

板上最大的宽带噪声源是时钟电路——微控制器时钟的边沿跳变极快，其谐波可分散到整个频谱，高速半导体器件边沿可产生高达 300MHz 的谐波干扰。在数字电路中，复位、中断与控制信号等临界信号最易受影响；模拟的低电平放大器、控制电路与电源调整电路也容易受到噪声干扰。因此接地与去耦要从一开始就设计好，而不是等产品原型测不过 EMC 再返工——产品定义阶段介入 EMC 的费用是原型阶段再整改的零头。

二、元件选择：寄生参数决定高频表现

2.1 引脚与表贴的寄生差异

有引脚元件在高频下的寄生效应明显：引脚每毫米约形成 1nH 电感，引脚末端约 4pF 电容效应；而表贴元件典型寄生只有 0.5nH 电感与 0.3pF 端电容。从 EMC 角度看，表贴最佳、放射状引脚次之、轴向平行引脚最差，因此新设计一律优先表贴。

2.2 电容：谐振频率决定选型

电容在谐振频率以下呈容性，超过后因引线自感转呈感性，去耦效果随频率变差。下表给出通孔封装（0.25 英寸引脚、约 3.75nH 内部自感）与 0805 表贴（约 1nH 内部自感）的谐振频率对比，表贴的谐振频率约为通孔的两倍。

电容值	通孔插装谐振频率	0805表贴谐振频率
1.0 µF	2.5 MHz	5 MHz
0.1 µF	8 MHz	16 MHz
0.01 µF	25 MHz	50 MHz
1000 pF	80 MHz	160 MHz
100 pF	250 MHz	500 MHz
10 pF	800 MHz	1.6 GHz

去耦电容取值参考最快信号的上升/下降时间：33MHz 时钟用 4.7nF~100nF，100MHz 时钟用 10nF；除容值外 ESR 也要≤1Ω（数字电路去耦中低 ESR 比谐振频率更重要，可提供更低阻抗到地通路）。介质上，Z5U 钡钛酸盐谐振在 1~20MHz 适合低频去耦，NPO 谐振高于 10MHz 适合 50MHz 以上去耦。工程惯例：用两个相差两个数量级的电容并联（如 0.1µF+0.001µF），可获得约 6dB 抑制增益，并覆盖更宽频谱。

2.3 电感与磁珠

电感无寄生感抗，表贴与引线类型差别不大。铁芯电感用于几十 kHz 低频，铁氧体芯电感用于 MHz 高频，EMC 应用一律选铁氧体。铁氧体磁珠是单环电感，高频衰减约 10dB、直流损耗极小；铁氧体磁夹在 MHz 频段对共模和差模均有 10~20dB 衰减。对 50Ω 终端阻抗，典型 EMI 滤波器差模可抑制 50dB/十倍频程、共模 40dB/十倍频程，因此 AC 进线处用共模扼流圈+XY 安规电容组合。

二极管类型	关键特性	EMC 应用
整流二极管	大电流、慢响应、低功耗	电源整流
肖特基二极管	低正压降、高电流密度、快速反向恢复	快速瞬态信号与尖脉冲保护
齐纳二极管	反向击穿、嵌位正向电压、嵌位电压（5.1V±2%）	ESD 保护、过电压保护、低电容高速信号保护
TVS 瞬态抑制二极管	雪崩工作、嵌位正负瞬态（5V 表示 6~12V）	ESD 瞬时高压与尖脉冲减幅
MOV 变阻器	覆盖金属的陶瓷颗粒、快速瞬态响应	主线 ESD 与高压瞬时保护

抑制感性负载开关尖峰是二极管最典型的 EMC 用途：继电器线圈、DC 开关、变压器整流端、有刷/无刷电机换向，都应在开关器件两端并联续流/嵌位二极管（肖特基或齐纳），且尽量靠近电机接点。电源输入处用 TVS 或高压 MOV，信号接口用 TVS/变阻器做 ESD 防护——这正是上一轮 ESD/瞬态系列文章里"选型→电路实现"的落地点。

三、IC 与去耦：把电容贴到 IC 脚下

现代数字 IC 多用 CMOS 工艺，静态功耗低、但高速开关瞬时需电源提供大电流，必须加去耦电容满足瞬时功率。去耦电容要尽可能靠近每个 IC——布线阻抗会削弱去耦效力。IC 电源引脚从模块中心到引脚连线越短、等效电感越少，VCC/GND 间去耦越有效；因此 VCC 与 GND 引脚旁应就近放 0.1µF+0.01µF 去耦对。稳压器侧按 78XX 惯例：输入端 100~470µF 旁路+0.1µF 去耦，输出端 0.1µF+470µF，去耦电容按约 10µF/A 加旁路，全部尽量贴近器件引脚。

四、布线规则：端接、接地与高速信号

4.1 信号端接五法

高速电路里源与目的阻抗若不匹配，会产生反射、振铃与过冲，过量射频能量转成 EMI。端接方法各有取舍，工程上用下表速查。

端接类型	成本	增加延迟	功耗需求	关键参数	特性
串联/源端接	低	是	低	R_S=Z₀-R_S	好的 DC 噪声极限
并联端接	低	小	高	R=Z₀	功耗是主要问题
RC 端接	中	小	中	R=Z₀，C=20~600pF	阻碍带宽、增加容性
Thevenin 端接	中	小	高	R=2×Z₀	对 CMOS 需高功率
二极管端接	高	小	低	—	限制过冲、二极管振铃

串联端接最简单：在源端与走线之间串一只 Rs（一般 15~75Ω）做阻抗匹配并吸收负载反馈，Rs 必须紧贴源驱动。并联端接 Rs 一般 50Ω、需驱动 100mA@5V，故不适合电池产品；RC 端接用 C 提供驱动电流并滤射频，时间常数取 RC≈3×T_pd，兼顾功耗与带宽。

4.2 接地与地电位

数字返回电流流经共同接地回路会在模拟器件接地处产生地电位变动，严重拉低运放、ADC 与传感器的低电平模拟性能，因此模拟地与数字地要单点汇接、敏感模拟地加宽。时钟走线与电源线避开关键模拟区；CMOS 未用输入引脚一律接 GND 或 VCC，否则噪声输入会让 MCU 执行错误代码。混用 TTL/CMOS 逻辑时尽量用同一系列器件，避免开关/保持时间差异带来的谐波。

// 去耦电容布局检查清单（PCB 评审用，非代码）
// 1. 每颗 IC 的 VCC/GND 引脚旁就近放 0.1uF + 0.01uF 去耦对
// 2. 稳压器输入 100~470uF + 0.1uF，输出 0.1uF + 470uF
// 3. 时钟源 100MHz 用 10nF，33MHz 用 4.7~100nF
// 4. 去耦电容 ESR < 1Ω（优先 X7R/NPO，避免 Y5V 大温度漂移）
// 5. 高速时钟/地址/数据线：源端串联 Rs=15~75Ω
// 6. 模拟地与数字地单点汇接；CMOS 未用输入接 GND/VCC

五、总结：EMC 是选件与布线的提前量

结论：PCB 电磁兼容不是"整改出来"的，而是"选出来、布出来"的——元件层面优先表贴（寄生低）、选铁氧体磁珠与 ESR<1Ω 去耦电容；电路层面去耦电容紧贴 IC、稳压器按 10µF/A 旁路；布线层面时钟作最大噪声源重点处理、模拟/数字地单点汇接、高速信号做端接、CMOS 未用输入接固定电平。把这些规则固化成一张评审清单，在原理图和 layout 阶段就把 EMI 风险按在源头，产品量产通过 EMC 认证的返工成本能降一个数量级。

本文基于《电路板的电磁兼容设计（Motorola 微控制器部应用笔记）》等技术资料整理优化。